最新一代的图形芯片有3个十亿个晶体管和消耗对能源200瓦。这些数字是令人印象深刻 - 直到你认为人的大脑有一万亿晶体管，功耗仅20瓦的能量，或者远远低于需要运行一个灯泡相当。
半导体制造商都羡慕这几天在看大脑，因为他们应对最新的挑战，以他们的行业 - 在不断减少的功率效率的提高。它长期以来一直是芯片设计人员关注的问题，但它呈现出新的紧迫性缩减电源使用的常用技术正在失去其有效性。
“这组已经工作了我们关于过去十年似乎散射周围的边缘因素，”一月Rabaey，在加州，工程伯克利学院的大学教授，谁在该议题主持的小组说，固态电路本周会议在旧金山。
这不是一个抽象的关注，无论是。在功率效率稳步提高一直是当今功能强大的计算机的关键因素，尤其是像iPhone，其中电池寿命是至关重要的移动设备。
最大的收获都来自“工艺的缩小”，或迁移到新的制造技术，允许更小和更小的晶体管。这是正规的前进这对实现摩尔定律最有名的，但它也让每半导体瓦性能与每个进程一代提高。
工艺尺寸历史给了能源效率的3倍提升，但今天的进步给只有1.4倍的改进，丹Dobberpuhl，在Digital Equipment公司，Broadcom和苹果前工程师的芯片说。
“低于30个纳米，我们必须引进新的材料和新结构”，以保持缩放晶体管的电压降，呵呵铉权，总裁三星电子，当天早些时候说。
工程师们一直在使用其他技巧来降低功耗，如控制泄漏，但回报也越来越小了。小组成员被要求对建议，实现在电源使用“未来降低10倍”。
新的晶体管设计是答案的一部分，杰克孙，CTO在合同制造巨头台积电表示。选项包括一个称为鳍式场效应晶体管的设计，这在每个晶体管使用多个栅极，并称为结晶体管另一种设计。
研究人员已经取得了“很大的进步”与鳍式场效应晶体管，台积电希望它可以用于下一代CMOS的 - 行业标准硅制造工艺，孙说。
他和其他小组成员也有被称为3D堆叠封装技术，在芯片上彼此的顶部，而不是并排分层信心。它可以缩短互连将它们结合在一起，减少电源损耗。
许多这些技术仍处于研究阶段，但是。如果他们不能与当前的CMOS制造设备兼容，他们将实施昂贵。
还有另外一种方式来这个问题。今天的芯片是相当不灵活，在某种意义上说，他们并没有太多的适应环境，菲利普Magarshack，为意法半导体公司的研发副总裁。他提出了一种方法，他称之为“感觉和反应。”
放置智能电话芯片上的要求可以变化很大。芯片应该能够斜坡它们的电压，时钟速度等性能上下取决于手机是否正在通话或显示一个视频，还是它的靠近基站或远的地方，他说。
它做的程度与今天的时钟门控和电压调节，但它可以更做，如果每个组件 - 天线，接收器等 - 被设计了演唱会，Magarshack说。
“圣杯是在需要时，系统只消费动力和能量。这绝对是不可能的，我们今天所拥有的工具。我们需要新一代的工具和方法，”他说。
他和Sun还提出了所谓的宽I / O架构，这将允许多个组件共享输入/输出设备。DRAM芯片可以被堆叠在一个基带处理器，例如，也平行，而不是串行I / O操作，Magarshack说。
Dobberpuhl，前DEC工程师说最大的收获可以从改进算法和架构，包括更加高效的并行设计制造。
赫尔曼EUL，英特尔移动通信的总裁表示，该键移动通过模拟处理器处理成数字功能。数字电路更容易收缩，他说，他们可以被重新编程 - 因此单个收发器可用于在3G手机全部五个频段，例如，代替目前使用的五个单独的芯片。
“最有效的功率晶体管是不存在的晶体管，” EUL说。
一般来说，小组成员似乎乐观，如果仅仅是因为工程的持久性已通过在过去的许多壁垒打破。
“一般情况下，工程师们从未放弃，” EUL说。