英特尔已经推出了本周提前创建在旧金山举行的Semicon West展会会议的3D芯片封装，多芯片连接的新的包装创新。
该公司正在详细介绍其嵌入式多模互连桥(EMIB)技术和Foveros 3D芯片封装。这可能听起来很像一个内部棒球和最适合的propellerhead人群，但请听我说完。
芯片封装中一直发挥在半导体关键作用，而且越来越为芯片制造商如对极限英特尔和AMD应变更为重要摩尔定律。该芯片的封装芯片的电信号和动力如何路由。
当我们转向3D堆叠，先进的封装技术允许更复杂的半导体设计，并打破以往的限制。3D叠加已成为NAND闪存的标准，芯片可封装多达96层。
CPU设计有一点不同。即使工艺的缩小，芯片只是越来越大的更多的核心和缓存添加。这导致在热密度和延迟，因为数据必须在芯片周围移动。
AMD解决了这个问题，英特尔扮演追赶
AMD，再次带头，解决了这个问题，它的EPYC服务器芯片。而不是使单片32芯片硅的半美元的大小，它打破东西为四个“小芯片”与每个连接八个核由一个非常高速互连。这允许更多的内核，同时控制热量和电子产品。
英特尔没有当AMD有新的想法出现什么总是这样：它不善，然后悄悄地通过了（他们也做了同样的事情在多核，64位计算和CPU的内存控制器）。据介绍什么英特尔称之为共同EMIB。共EMIB，或嵌入式多模互连桥，使两种或更多种Foveros（3D堆叠芯片）小芯片的连接，就像EPYC。
Foveros已开始量产今天英特尔公司的Stratix 10现场可编程门阵列（FPGA），第8代英特尔酷睿处理器与Radeon图形，以及英特尔即将推出的混合动力的Lakefield CPU。
然而，联合EMIB和Foveros是一个短期的解决方案。从长期来看，英特尔正在开发全向互连（ODI）。ODI同时使用水平面通信如CO-EMIB而且一些所谓的硅通孔（TSV）的三维堆叠。
英特尔表示的TSV提供更低的电阻，这意味着更多的功率，与芯片和封装基板之间的低等待时间，高带宽路径沿。
与制作TSV的问题是，它是一个身世昂贵的制造过程，可以增加30％的晶圆成本，而英特尔是不会吃 - 客户。
这些都是重要的支撑技术，这将有助于CPU和FPGA的继续在表现大飞跃，希望远远超出了5-7％，他们已经平均。这意味着芯片结构和制造的一个显著重新设计。
随着越来越多的数据密集型应用，如人工智能(AI)、机器学习(ML)和分析占据了数据中心的主导地位，提高性能的压力越来越大——而庞大的单片设计显然已经达到了极限。2020欧洲杯预赛Co-EMIB和ODI代表了解决这些限制并保持性能的新设计。